Beginning of an M:Robe 500i port. Currently only in the bootloader stage. Needs another piece of code to start the boot process - will be in the wiki.

git-svn-id: svn://svn.rockbox.org/rockbox/trunk@14763 a1c6a512-1295-4272-9138-f99709370657

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diff --git a/firmware/export/dm320.h b/firmware/export/dm320.h
new file mode 100644
index 0000000000..5e164cff57
--- /dev/null
+++ b/firmware/export/dm320.h
@@ -0,0 +1,704 @@
+/***************************************************************************
+ *             __________               __   ___.
+ *   Open      \______   \ ____   ____ |  | _\_ |__   _______  ___
+ *   Source     |       _//  _ \_/ ___\|  |/ /| __ \ /  _ \  \/  /
+ *   Jukebox    |    |   (  <_> )  \___|    < | \_\ (  <_> > <  <
+ *   Firmware   |____|_  /\____/ \___  >__|_ \|___  /\____/__/\_ \
+ *                     \/            \/     \/    \/            \/
+ * $Id: $
+ *
+ * Copyright (C) 2007 by Karl Kurbjun
+ *
+ * All files in this archive are subject to the GNU General Public License.
+ * See the file COPYING in the source tree root for full license agreement.
+ *
+ * This software is distributed on an "AS IS" basis, WITHOUT WARRANTY OF ANY
+ * KIND, either express or implied.
+ *
+ ****************************************************************************/
+
+/** All register offset definitions for the TI DM320
+ * Taken from: http://svn.neurostechnology.com/filedetails.php?repname=neuros-bsp&path=%2Ftrunk%2Fkernels%2Flinux-2.6.15%2Finclude%2Fasm-arm%2Farch-ntosd-dm320%2Fio_registers.h&rev=0&sc=0
+ */
+
+#ifndef __DM320_H__
+#define __DM320_H__
+
+#define FRAME ((short *) (0x4470000))
+
+#define PHY_IO_BASE 0x00030000
+
+/* Timer 0-3 */
+#define IO_TIMER0_TMMD            0x0000
+#define IO_TIMER0_TMRSV0          0x0002
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+
+#define IO_TIMER1_TMMD            0x0080
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+
+#define IO_TIMER2_TMMD            0x0100
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+
+#define IO_TIMER3_TMMD            0x0180
+#define IO_TIMER3_TMVDCLR         0x0182
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+#define IO_TIMER3_TMDIV           0x0186
+#define IO_TIMER3_TMTRG           0x0188
+#define IO_TIMER3_TMCNT           0x018A
+
+/* Serial 0/1 */
+#define IO_SERIAL0_TX_DATA        0x0200
+#define IO_SERIAL0_RX_DATA        0x0202
+#define IO_SERIAL0_TX_ENABLE      0x0204
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+#define IO_SERIAL0_DMA_MODE       0x020A
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+#define IO_SERIAL0_DMA_STATUS     0x0210
+
+#define IO_SERIAL1_TX_DATA        0x0280
+#define IO_SERIAL1_RX_DATA        0x0282
+#define IO_SERIAL1_TX_ENABLE      0x0284
+#define IO_SERIAL1_MODE           0x0286
+
+/* UART 0/1 */
+#define IO_UART0_DTRR             0x0300
+#define IO_UART0_BRSR             0x0302
+#define IO_UART0_MSR              0x0304
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+
+#define IO_UART1_DTRR             0x0380
+#define IO_UART1_BRSR             0x0382
+#define IO_UART1_MSR              0x0384
+#define IO_UART1_RFCR             0x0386
+#define IO_UART1_TFCR             0x0388
+#define IO_UART1_LCR              0x038A
+#define IO_UART1_SR               0x038C
+
+/* Watchdog Timer */
+#define IO_WATCHDOG_MODE          0x0400
+#define IO_WATCHDOG_RESET         0x0402
+#define IO_WATCHDOG_PRESCALAR     0x0404
+#define IO_WATCHDOG_DIVISOR       0x0406
+#define IO_WATCHDOG_EXT_RESET     0x0408
+
+/* MMC/SD Controller */
+#define IO_MMC_CONTROL            0x0480
+#define IO_MMC_MEM_CLK_CONTROL    0x0482
+#define IO_MMC_STATUS0            0x0484
+#define IO_MMC_STATUS1            0x0486
+#define IO_MMC_INT_ENABLE         0x0488
+#define IO_MMC_RESPONSE_TIMEOUT   0x048A
+#define IO_MMC_READ_TIMEOUT       0x048C
+#define IO_MMC_BLOCK_LENGTH       0x048E
+#define IO_MMC_NR_BLOCKS          0x0490
+#define IO_MMC_NR_BLOCKS_COUNT    0x0492
+#define IO_MMC_RX_DATA            0x0494
+#define IO_MMC_TX_DATA            0x0496
+#define IO_MMC_COMMAND            0x0498
+#define IO_MMC_ARG_LOW            0x049A
+#define IO_MMC_ARG_HI             0x049C
+#define IO_MMC_RESPONSE0          0x049E
+#define IO_MMC_RESPONSE1          0x04A0
+#define IO_MMC_RESPONSE2          0x04A2
+#define IO_MMC_RESPONSE3          0x04A4
+#define IO_MMC_RESPONSE4          0x04A6
+#define IO_MMC_RESPONSE5          0x04A8
+#define IO_MMC_RESPONSE6          0x04AA
+#define IO_MMC_RESPONSE7          0x04AC
+#define IO_MMC_SPI_DATA           0x04AE
+#define IO_MMC_SPI_ERR            0x04B0
+#define IO_MMC_COMMAND_INDEX      0x04B2
+#define IO_MMC_CLK_START_PHASE    0x04B4
+#define IO_MMC_RESPONSE_TOUT_CNT  0x04B6
+#define IO_MMC_READ_TOUT_CNT      0x04B8
+#define IO_MMC_BLOCK_LENGTH_CNT   0x04BA
+
+#define IO_MMC_SD_DMA_TRIGGER     0x04BC
+#define IO_MMC_SD_DMA_MODE        0x04BE
+#define IO_MMC_SD_DMA_ADDR_LOW    0x04C0
+#define IO_MMC_SD_DMA_ADDR_HI     0x04C2
+#define IO_MMC_SD_DMA_STATUS0     0x04C4
+#define IO_MMC_SD_DMA_STATUS1     0x04C6
+#define IO_MMC_SD_DMA_TIMEOUT     0x04C8
+
+#define IO_SDIO_CONTROL           0x04CA
+#define IO_SDIO_STATUS0           0x04CC
+#define IO_SDIO_INT_ENABLE        0x04CE
+#define IO_SDIO_INT_STATUS        0x04D0
+
+/* Interrupt Controller */
+#define IO_INTC_FIQ0              0x0500
+#define IO_INTC_FIQ1              0x0502
+#define IO_INTC_FIQ2              0x0504
+#define IO_INTC_IRQ0              0x0508
+#define IO_INTC_IRQ1              0x050A
+#define IO_INTC_IRQ2              0x050C
+#define IO_INTC_FIQENTRY0         0x0510
+#define IO_INTC_FIQENTRY1         0x0512
+#define IO_INTC_FIQ_LOCK_ADDR0    0x0514
+#define IO_INTC_FIQ_LOCK_ADDR1    0x0516 
+#define IO_INTC_IRQENTRY0         0x0518
+#define IO_INTC_IRQENTRY1         0x051A
+#define IO_INTC_IRQ_LOCK_ADDR0    0x051C
+#define IO_INTC_IRQ_LOCK_ADDR1    0x051E
+#define IO_INTC_FISEL0            0x0520
+#define IO_INTC_FISEL1            0x0522
+#define IO_INTC_FISEL2            0x0524
+#define IO_INTC_EINT0             0x0528
+#define IO_INTC_EINT1             0x052A
+#define IO_INTC_EINT2             0x052C
+#define IO_INTC_RAW               0x0530
+#define IO_INTC_ENTRY_TBA0        0x0538
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+#define IO_INTC_PRIORITY22        0x056C
+
+/* GIO Controller */
+#define IO_GIO_DIR0               0x0580
+#define IO_GIO_DIR1               0x0582
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+
+/* DSP Controller */
+#define IO_DSPC_HPIB_CONTROL      0x0600
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+
+/* OSD Controller */
+#define IO_OSD_MODE               0x0680
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+#define IO_OSD_VIDWIN0OFST        0x068C
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+
+#define IO_OSD_OSDWIN0XP          0x06B4
+#define IO_OSD_OSDWIN0YP          0x06B6
+#define IO_OSD_OSDWIN0XL          0x06B8
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+#define IO_OSD_OSDWIN1XP          0x06BC
+#define IO_OSD_OSDWIN1YP          0x06BE
+#define IO_OSD_OSDWIN1XL          0x06C0
+#define IO_OSD_OSDWIN1YL          0x06C2
+#define IO_OSD_CURXP          	  0x06C4
+#define IO_OSD_CURYP          	  0x06C6
+#define IO_OSD_CURXL          	  0x06C8
+#define IO_OSD_CURYL          	  0x06CA
+
+#define IO_OSD_W0BMP01			  0x06D0
+#define IO_OSD_W0BMP23			  0x06D2
+#define IO_OSD_W0BMP45			  0x06D4
+#define IO_OSD_W0BMP67			  0x06D6
+#define IO_OSD_W0BMP89			  0x06D8
+#define IO_OSD_W0BMPAB			  0x06DA
+#define IO_OSD_W0BMPCD			  0x06DC
+#define IO_OSD_W0BMPEF			  0x06DE
+
+#define IO_OSD_W1BMP01			  0x06E0
+#define IO_OSD_W1BMP23			  0x06E2
+#define IO_OSD_W1BMP45			  0x06E4
+#define IO_OSD_W1BMP67			  0x06E6
+#define IO_OSD_W1BMP89			  0x06E8
+#define IO_OSD_W1BMPAB			  0x06EA
+#define IO_OSD_W1BMPCD			  0x06EC
+#define IO_OSD_W1BMPEF			  0x06EE
+
+#define IO_OSD_MISCCTL			  0x06F4
+#define IO_OSD_CLUTRAMYCB		  0x06F6
+#define IO_OSD_CLUTRAMCR		  0x06F8
+
+#define IO_OSD_PPWIN0ADH		  0x06FC
+#define IO_OSD_PPWIN0ADL		  0x06FE
+
+
+/* CCD Controller */
+#define IO_CCD_SYNCEN             0x0700
+#define IO_CCD_MODESET            0x0702
+#define IO_CCD_HDWIDTH            0x0704
+#define IO_CCD_VDWIDTH            0x0706
+#define IO_CCD_PPLN               0x0708
+#define IO_CCD_LPFR               0x070A
+#define IO_CCD_SPH                0x070C
+#define IO_CCD_NPH                0x070E
+#define IO_CCD_SLV0               0x0710
+#define IO_CCD_SLV1               0x0712
+#define IO_CCD_NLV                0x0714
+#define IO_CCD_CULH               0x0716
+#define IO_CCD_CULV               0x0718
+#define IO_CCD_HSIZE              0x071A
+#define IO_CCD_SDOFST             0x071C
+#define IO_CCD_STADRH             0x071E
+#define IO_CCD_STADRL             0x0720
+#define IO_CCD_CLAMP              0x0722
+#define IO_CCD_DCSUB              0x0724
+#define IO_CCD_COLPTN             0x0726
+#define IO_CCD_BLKCMP0            0x0728
+#define IO_CCD_BLKCMP1            0x072A
+#define IO_CCD_MEDFILT            0x072C
+#define IO_CCD_RYEGAN             0x072E /* this is kept on the odd chance that some code is using the misspelled reg */
+#define IO_CCD_RYEGAIN            0x072E
+#define IO_CCD_GRCYGAIN           0x0730
+#define IO_CCD_GBGGAIN            0x0732
+#define IO_CCD_BMGGAIN            0x0734
+#define IO_CCD_OFFSET             0x0736
+#define IO_CCD_OUTCLP             0x0738
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+
+/* NTSC/PAL Encoder */
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+
+/* Clock Controller */
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+
+/* Bus Controller */
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+
+/* SDRAM Controller */
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+
+/* EMIF Controller */
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+#define IO_EMIF_ECC3LP            0x0A32
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+#define IO_EMIF_ECC4LP            0x0A36
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+#define IO_EMIF_ECC5LP            0x0A3A
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+#define IO_EMIF_ECC6LP            0x0A3E 
+#define IO_EMIF_ECC7CP            0x0A40
+#define IO_EMIF_ECC7LP            0x0A42
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+
+/* Preivew Engine */
+#define IO_PREV_ENG_PVEN          0x0A80
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+#define IO_PREV_ENG_WADRL         0x0A8A
+#define IO_PREV_ENG_HSTART        0x0A8C
+#define IO_PREV_ENG_HSIZE         0x0A8E
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+#define IO_PREV_ENG_HG_R3_VSTART  0x0AFC
+#define IO_PREV_ENG_HG_R3_VSIZE   0x0AFE
+#define IO_PREV_ENG_HG_ADDR       0x0B00
+#define IO_PREV_ENG_HG_DATA       0x0B02
+
+/* H3A Hardware */
+#define IO_H3A_H3ACTRL            0x0B80
+#define IO_H3A_AFCTRL             0x0B82
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+#define IO_H3A_AFPAX2             0x0B86
+#define IO_H3A_AFPAX3             0x0B88
+#define IO_H3A_AFPAX4             0x0B8A
+#define IO_H3A_AFIRSH             0x0B8C
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+#define IO_H3A_AFSDRA1            0x0B90
+#define IO_H3A_AFSDRA2            0x0B92
+#define IO_H3A_AFSDRFLG           0x0B94
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+#define IO_H3A_AFCOEFF24          0x0BB4
+#define IO_H3A_AFCOEFF25          0x0BB6
+#define IO_H3A_AFCOEFF26          0x0BB8
+#define IO_H3A_AFCOEFF27          0x0BBA
+#define IO_H3A_AFCOEFF28          0x0BBC
+#define IO_H3A_AFCOEFF29          0x0BBE
+#define IO_H3A_AFCOEFF210         0x0BC0
+#define IO_H3A_AEWCTRL            0x0BC2
+#define IO_H3A_AEWWIN1            0x0BC4
+#define IO_H3A_AEWWIN2            0x0BC6
+#define IO_H3A_AEWWIN3            0x0BC8
+#define IO_H3A_AEWWIN4            0x0BCA
+#define IO_H3A_AEWWIN5            0x0BCC
+#define IO_H3A_AEWSDRA1           0x0BCE
+#define IO_H3A_AEWSDRA2           0x0BD0
+#define IO_H3A_AEWSDRFLG          0x0BD2
+
+/* Reserved 0x0C00 - 0x0CCFF */
+
+/* Memory Stick Controller : */
+#define IO_MEM_STICK_MODE       0x0C80
+#define IO_MEM_STICK_CMD        0x0C82
+#define IO_MEM_STICK_DATA       0x0C84
+#define IO_MEM_STICK_STATUS     0x0C86
+#define IO_MEM_STICK_SYS        0x0C88
+#define IO_MEM_STICK_ENDIAN     0x0C8A
+#define IO_MEM_STICK_INT_STATUS 0x0C8C
+#define IO_MEM_STICK_DMA_TRG    0x0C8E
+#define IO_MEM_STICK_DMA_MODE   0x0C90
+#define IO_MEM_STICK_SDRAM_ADDL 0x0C92
+#define IO_MEM_STICK_SDRAM_ADDH 0x0C94
+#define IO_MEM_STICK_DMA_STATUS 0x0C96
+
+/* ATM : WBB Need to find these Register values */
+#define IO_ATM_                   0x0D00
+
+/* I2C */
+#define IO_I2C_TXDATA             0x0D80
+#define IO_I2C_RXDATA             0x0D82
+#define IO_I2C_SCS                0x0D84
+
+/* Taken from linux/include/asm-arm/arch-itdm320/irqs.h
+ *
+ *  Copyright (C) 1999 ARM Limited
+ *  Copyright (C) 2004 Ingenient Technologies
+ */
+
+/*
+ *  Interrupt numbers
+ */
+#define IRQ_TIMER0     0
+#define IRQ_TIMER1     1
+#define IRQ_TIMER2     2
+#define IRQ_TIMER3     3
+#define IRQ_CCD_VD0    4
+#define IRQ_CCD_VD1    5
+#define IRQ_CCD_WEN    6
+#define IRQ_VENC       7
+#define IRQ_SERIAL0    8
+#define IRQ_SERIAL1    9
+#define IRQ_EXT_HOST   10
+#define IRQ_DSPHINT    11
+#define IRQ_UART0      12
+#define IRQ_UART1      13
+#define IRQ_USB_DMA    14
+#define IRQ_USB_CORE   15
+#define IRQ_VLYNQ      16
+#define IRQ_MTC0       17
+#define IRQ_MTC1       18
+#define IRQ_SD_MMC     19
+#define IRQ_SDIO_MS    20
+#define IRQ_GIO0       21
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+#define IRQ_GIO14      35
+#define IRQ_GIO15      36
+#define IRQ_PREVIEW0   37
+#define IRQ_PREVIEW1   38
+#define IRQ_WATCHDOG   39
+#define IRQ_I2C        40
+#define IRQ_CLKC       41
+
+/* Embedded Debugging Interrupts */
+#define IRQ_ICE        42
+#define IRQ_ARMCOM_RX  43
+#define IRQ_ARMCOM_TX  44
+
+#define IRQ_RESERVED   45
+
+#define NR_IRQS        46
+
+#endif