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* This software is distributed on an "AS IS" basis, WITHOUT WARRANTY OF ANY
* KIND, either express or implied.
*
****************************************************************************/
/** All register offset definitions for the TI DM320
* Taken from: http://svn.neurostechnology.com/filedetails.php?repname=neuros-bsp&path=%2Ftrunk%2Fkernels%2Flinux-2.6.15%2Finclude%2Fasm-arm%2Farch-ntosd-dm320%2Fio_registers.h&rev=0&sc=0
*/
#ifndef __DM320_H__
#define __DM320_H__
#define LCD_BUFFER_SIZE (LCD_WIDTH*LCD_HEIGHT*2)
#define TTB_SIZE (0x4000)
/* must be 16Kb (0x4000) aligned */
#define TTB_BASE ((unsigned int *)(0x04900000 - TTB_SIZE)) /* End of memory */
#define FRAME ((short *) ((char*)TTB_BASE - LCD_BUFFER_SIZE)) /* Right before TTB */
#define PHY_IO_BASE 0x00030000
#define DM320_REG(addr) (*(volatile unsigned short *)(PHY_IO_BASE + (addr)))
/* Timer 0-3 */
#define IO_TIMER0_TMMD DM320_REG(0x0000)
#define IO_TIMER0_TMRSV0 DM320_REG(0x0002)
#define IO_TIMER0_TMPRSCL DM320_REG(0x0004)
#define IO_TIMER0_TMDIV DM320_REG(0x0006)
#define IO_TIMER0_TMTRG DM320_REG(0x0008)
#define IO_TIMER0_TMCNT DM320_REG(0x000A)
#define IO_TIMER1_TMMD DM320_REG(0x0080)
#define IO_TIMER1_TMRSV0 DM320_REG(0x0082)
#define IO_TIMER1_TMPRSCL DM320_REG(0x0084)
#define IO_TIMER1_TMDIV DM320_REG(0x0086)
#define IO_TIMER1_TMTRG DM320_REG(0x0088)
#define IO_TIMER1_TMCNT DM320_REG(0x008A)
#define IO_TIMER2_TMMD DM320_REG(0x0100)
#define IO_TIMER2_TMVDCLR DM320_REG(0x0102)
#define IO_TIMER2_TMPRSCL DM320_REG(0x0104)
#define IO_TIMER2_TMDIV DM320_REG(0x0106)
#define IO_TIMER2_TMTRG DM320_REG(0x0108)
#define IO_TIMER2_TMCNT DM320_REG(0x010A)
#define IO_TIMER3_TMMD DM320_REG(0x0180)
#define IO_TIMER3_TMVDCLR DM320_REG(0x0182)
#define IO_TIMER3_TMPRSCL DM320_REG(0x0184)
#define IO_TIMER3_TMDIV DM320_REG(0x0186)
#define IO_TIMER3_TMTRG DM320_REG(0x0188)
#define IO_TIMER3_TMCNT DM320_REG(0x018A)
/* Serial 0/1 */
#define IO_SERIAL0_TX_DATA DM320_REG(0x0200)
#define IO_SERIAL0_RX_DATA DM320_REG(0x0202)
#define IO_SERIAL0_TX_ENABLE DM320_REG(0x0204)
#define IO_SERIAL0_MODE DM320_REG(0x0206)
#define IO_SERIAL0_DMA_TRIGGER DM320_REG(0x0208)
#define IO_SERIAL0_DMA_MODE DM320_REG(0x020A)
#define IO_SERIAL0_DMA_SDRAM_LOW DM320_REG(0x020C)
#define IO_SERIAL0_DMA_SDRAM_HI DM320_REG(0x020E)
#define IO_SERIAL0_DMA_STATUS DM320_REG(0x0210)
#define IO_SERIAL1_TX_DATA DM320_REG(0x0280)
#define IO_SERIAL1_RX_DATA DM320_REG(0x0282)
#define IO_SERIAL1_TX_ENABLE DM320_REG(0x0284)
#define IO_SERIAL1_MODE DM320_REG(0x0286)
/* UART 0/1 */
#define IO_UART0_DTRR DM320_REG(0x0300)
#define IO_UART0_BRSR DM320_REG(0x0302)
#define IO_UART0_MSR DM320_REG(0x0304)
#define IO_UART0_RFCR DM320_REG(0x0306)
#define IO_UART0_TFCR DM320_REG(0x0308)
#define IO_UART0_LCR DM320_REG(0x030A)
#define IO_UART0_SR DM320_REG(0x030C)
#define IO_UART1_DTRR DM320_REG(0x0380)
#define IO_UART1_BRSR DM320_REG(0x0382)
#define IO_UART1_MSR DM320_REG(0x0384)
#define IO_UART1_RFCR DM320_REG(0x0386)
#define IO_UART1_TFCR DM320_REG(0x0388)
#define IO_UART1_LCR DM320_REG(0x038A)
#define IO_UART1_SR DM320_REG(0x038C)
/* Watchdog Timer */
#define IO_WATCHDOG_MODE DM320_REG(0x0400)
#define IO_WATCHDOG_RESET DM320_REG(0x0402)
#define IO_WATCHDOG_PRESCALAR DM320_REG(0x0404)
#define IO_WATCHDOG_DIVISOR DM320_REG(0x0406)
#define IO_WATCHDOG_EXT_RESET DM320_REG(0x0408)
/* MMC/SD Controller */
#define IO_MMC_CONTROL 0x0480
#define IO_MMC_MEM_CLK_CONTROL 0x0482
#define IO_MMC_STATUS0 0x0484
#define IO_MMC_STATUS1 0x0486
#define IO_MMC_INT_ENABLE 0x0488
#define IO_MMC_RESPONSE_TIMEOUT 0x048A
#define IO_MMC_READ_TIMEOUT 0x048C
#define IO_MMC_BLOCK_LENGTH 0x048E
#define IO_MMC_NR_BLOCKS 0x0490
#define IO_MMC_NR_BLOCKS_COUNT 0x0492
#define IO_MMC_RX_DATA 0x0494
#define IO_MMC_TX_DATA 0x0496
#define IO_MMC_COMMAND 0x0498
#define IO_MMC_ARG_LOW 0x049A
#define IO_MMC_ARG_HI 0x049C
#define IO_MMC_RESPONSE0 0x049E
#define IO_MMC_RESPONSE1 0x04A0
#define IO_MMC_RESPONSE2 0x04A2
#define IO_MMC_RESPONSE3 0x04A4
#define IO_MMC_RESPONSE4 0x04A6
#define IO_MMC_RESPONSE5 0x04A8
#define IO_MMC_RESPONSE6 0x04AA
#define IO_MMC_RESPONSE7 0x04AC
#define IO_MMC_SPI_DATA 0x04AE
#define IO_MMC_SPI_ERR 0x04B0
#define IO_MMC_COMMAND_INDEX 0x04B2
#define IO_MMC_CLK_START_PHASE 0x04B4
#define IO_MMC_RESPONSE_TOUT_CNT 0x04B6
#define IO_MMC_READ_TOUT_CNT 0x04B8
#define IO_MMC_BLOCK_LENGTH_CNT 0x04BA
#define IO_MMC_SD_DMA_TRIGGER 0x04BC
#define IO_MMC_SD_DMA_MODE 0x04BE
#define IO_MMC_SD_DMA_ADDR_LOW 0x04C0
#define IO_MMC_SD_DMA_ADDR_HI 0x04C2
#define IO_MMC_SD_DMA_STATUS0 0x04C4
#define IO_MMC_SD_DMA_STATUS1 0x04C6
#define IO_MMC_SD_DMA_TIMEOUT 0x04C8
#define IO_SDIO_CONTROL 0x04CA
#define IO_SDIO_STATUS0 0x04CC
#define IO_SDIO_INT_ENABLE 0x04CE
#define IO_SDIO_INT_STATUS 0x04D0
/* Interrupt Controller */
#define IO_INTC_FIQ0 DM320_REG(0x0500)
#define IO_INTC_FIQ1 DM320_REG(0x0502)
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#define IO_INTC_IRQ2 DM320_REG(0x050C)
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/* GIO Controller */
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/* DSP Controller */
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/* OSD Controller */
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/* CCD Controller */
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/* NTSC/PAL Encoder */
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#define IO_VID_ENC_ATR0 DM320_REG(0x0854)
/* Clock Controller */
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/* Bus Controller */
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/* SDRAM Controller */
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#define IO_SDRAM_SDBUFAD1 DM320_REG(0x09A0)
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#define IO_SDRAM_SDMODE DM320_REG(0x09A6)
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#define IO_SDRAM_SDPRTY1 DM320_REG(0x09AA)
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#define IO_SDRAM_RSV DM320_REG(0x09C2)
#define IO_SDRAM_SDPRTYON DM320_REG(0x09C4)
#define IO_SDRAM_SDDMASEL DM320_REG(0x09C6)
/* EMIF Controller */
#define IO_EMIF_CS0CTRL1 DM320_REG(0x0A00)
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#define IO_EMIF_CS0CTRL3 DM320_REG(0x0A04)
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#define IO_EMIF_CS1CTRL2 DM320_REG(0x0A0A)
#define IO_EMIF_CS2CTRL1 DM320_REG(0x0A0C)
#define IO_EMIF_CS2CTRL2 DM320_REG(0x0A0E)
#define IO_EMIF_CS3CTRL1 DM320_REG(0x0A10)
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#define IO_EMIF_CS4CTRL1 DM320_REG(0x0A14)
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#define IO_EMIF_BUSCTRL DM320_REG(0x0A18)
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#define IO_EMIF_PRIORCTL DM320_REG(0x0A4C)
#define IO_EMIF_MGDSPDEST DM320_REG(0x0A4E)
#define IO_EMIF_MGDSPADDH DM320_REG(0x0A50)
#define IO_EMIF_MGDSPADDL DM320_REG(0x0A52)
#define IO_EMIF_AHBADDH DM320_REG(0x0A54)
#define IO_EMIF_AHBADDL DM320_REG(0x0A56)
#define IO_EMIF_MTCADDH DM320_REG(0x0A58)
#define IO_EMIF_MTCADDL DM320_REG(0x0A5A)
#define IO_EMIF_DMASIZE DM320_REG(0x0A5C)
#define IO_EMIF_DMAMTCSEL DM320_REG(0x0A5E)
#define IO_EMIF_DMACTL DM320_REG(0x0A60)
/* Preivew Engine */
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/* H3A Hardware */
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#define IO_H3A_AEWSDRA2 0x0BD0
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/* Reserved 0x0C00 - 0x0CCFF */
/* Memory Stick Controller : */
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/* ATM : WBB Need to find these Register values */
#define IO_ATM_ 0x0D00
/* I2C */
#define IO_I2C_TXDATA DM320_REG(0x0D80)
#define IO_I2C_RXDATA DM320_REG(0x0D82)
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/* VLYNQ */
#define VL_ID DM320_REG(0x30300)
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#define VL_RXMAPOF4_R DM320_REG(0x303bc)
#define VL_CHIPVER_R DM320_REG(0x303c0)
#define VL_AUTONEG_R DM320_REG(0x303c4)
#define VL_MANNEG_R DM320_REG(0x303c8)
#define VL_NEGSTAT_R DM320_REG(0x303cc)
#define VL_ENDIAN_R DM320_REG(0x303dc)
#define VL_INTVEC30_R DM320_REG(0x303e0)
#define VL_INTVEC74_R DM320_REG(0x303e4)
/* Taken from linux/include/asm-arm/arch-itdm320/irqs.h
*
* Copyright (C) 1999 ARM Limited
* Copyright (C) 2004 Ingenient Technologies
*/
/*
* Interrupt numbers
*/
#define IRQ_TIMER0 0
#define IRQ_TIMER1 1
#define IRQ_TIMER2 2
#define IRQ_TIMER3 3
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#define IRQ_GIO15 36
#define IRQ_PREVIEW0 37
#define IRQ_PREVIEW1 38
#define IRQ_WATCHDOG 39
#define IRQ_I2C 40
#define IRQ_CLKC 41
/* Embedded Debugging Interrupts */
#define IRQ_ICE 42
#define IRQ_ARMCOM_RX 43
#define IRQ_ARMCOM_TX 44
#define IRQ_RESERVED 45
#define NR_IRQS 46
/* Taken from linux/include/asm-arm/arch-integrator/timex.h
*
* Copyright (C) 1999 ARM Limited
*/
#define CONFIG_TIMER0_TMMD_STOP 0x0000
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#define CONFIG_TIMER3_TMMD_FREE_RUN 0x0002
#define CONFIG_TIMER3_TMMD_CCD_SHUTTER 0x0100
#define CONFIG_TIMER3_TMMD_CCD_STROBE 0x0200
#define CONFIG_TIMER3_TMMD_POLARITY 0x0400
#define CONFIG_TIMER3_TMMD_TRG_SELECT 0x0800
#define CONFIG_TIMER3_TMMD_TRG_READY 0x1000
#define CONFIG_TIMER3_TMMD_SIGNAL 0x2000
/*
* IO_MODx bits
*/
#define CLK_MOD0_HPIB (1 << 11)
#define CLK_MOD0_DSP (1 << 10)
#define CLK_MOD0_EXTHOST (1 << 9)
#define CLK_MOD0_SDRAMC (1 << 8)
#define CLK_MOD0_EMIF (1 << 7)
#define CLK_MOD0_INTC (1 << 6)
#define CLK_MOD0_AIM (1 << 5)
#define CLK_MOD0_E2ICE (1 << 4)
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#define CLK_MOD1_SEQ (1 << 10)
#define CLK_MOD1_DCT (1 << 9)
#define CLK_MOD1_IMGBUF (1 << 8)
#define CLK_MOD1_IMX (1 << 7)
#define CLK_MOD1_VLCD (1 << 6)
#define CLK_MOD1_DAC (1 << 5)
#define CLK_MOD1_VENC (1 << 4)
#define CLK_MOD1_OSD (1 << 3)
#define CLK_MOD1_PRV (1 << 2)
#define CLK_MOD1_H3A (1 << 1)
#define CLK_MOD1_CCDC (1 << 0)
#define CLK_MOD2_TEST (1 << 15)
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#define CLK_MOD2_VLYNQ (1 << 13)
#define CLK_MOD2_I2C (1 << 12)
#define CLK_MOD2_MMC (1 << 11)
#define CLK_MOD2_SIF1 (1 << 10)
#define CLK_MOD2_SIF0 (1 << 9)
#define CLK_MOD2_UART1 (1 << 8)
#define CLK_MOD2_UART0 (1 << 7)
#define CLK_MOD2_USB (1 << 6)
#define CLK_MOD2_GIO (1 << 5)
#define CLK_MOD2_CCDTMR1 (1 << 4)
#define CLK_MOD2_CCDTMR0 (1 << 3)
#define CLK_MOD2_TMR1 (1 << 2)
#define CLK_MOD2_TMR0 (1 << 1)
#define CLK_MOD2_WDT (1 << 0)
/*
* IO_EINTx bits
*/
#define INTR_EINT0_USB1 (1 << 15)
#define INTR_EINT0_USB0 (1 << 14)
#define INTR_EINT0_UART1 (1 << 13)
#define INTR_EINT0_UART0 (1 << 12)
#define INTR_EINT0_IMGBUF (1 << 11)
#define INTR_EINT0_EXTHOST (1 << 10)
#define INTR_EINT0_SP1 (1 << 9)
#define INTR_EINT0_SP0 (1 << 8)
#define INTR_EINT0_VENC (1 << 7)
#define INTR_EINT0_CCDWEN (1 << 6)
#define INTR_EINT0_CCDVD1 (1 << 5)
#define INTR_EINT0_CCDVD0 (1 << 4)
#define INTR_EINT0_TMR3 (1 << 3)
#define INTR_EINT0_TMR2 (1 << 2)
#define INTR_EINT0_TMR1 (1 << 1)
#define INTR_EINT0_TMR0 (1 << 0)
#define INTR_EINT1_EXT10 (1 << 15)
#define INTR_EINT1_EXT9 (1 << 14)
#define INTR_EINT1_EXT8 (1 << 13)
#define INTR_EINT1_EXT7 (1 << 12)
#define INTR_EINT1_EXT6 (1 << 11)
#define INTR_EINT1_EXT5 (1 << 10)
#define INTR_EINT1_EXT4 (1 << 9)
#define INTR_EINT1_EXT3 (1 << 8)
#define INTR_EINT1_EXT2 (1 << 7)
#define INTR_EINT1_EXT1 (1 << 6)
#define INTR_EINT1_EXT0 (1 << 5)
#define INTR_EINT1_MMCSDMS1 (1 << 4)
#define INTR_EINT1_MMCSDMS0 (1 << 3)
#define INTR_EINT1_MTC1 (1 << 2)
#define INTR_EINT1_MTC0 (1 << 1)
#define INTR_EINT1_VLYNQ (1 << 0)
#define INTR_EINT2_RSVINT (1 << 13)
#define INTR_EINT2_ARMCOMTX (1 << 12)
#define INTR_EINT2_ARMCOMRX (1 << 11)
#define INTR_EINT2_E2ICE (1 << 10)
#define INTR_EINT2_INTRC (1 << 9)
#define INTR_EINT2_I2C (1 << 8)
#define INTR_EINT2_WDT (1 << 7)
#define INTR_EINT2_PREV1 (1 << 6)
#define INTR_EINT2_PREV0 (1 << 5)
#define INTR_EINT2_EXT15 (1 << 4)
#define INTR_EINT2_EXT14 (1 << 3)
#define INTR_EINT2_EXT13 (1 << 2)
#define INTR_EINT2_EXT12 (1 << 1)
#define INTR_EINT2_EXT11 (1 << 0)
/*
* IO_IRQx bits
*/
#define INTR_IRQ0_TMR0 INTR_EINT0_TMR0
#define INTR_IRQ0_TMR1 INTR_EINT0_TMR1
#define INTR_IRQ0_TMR2 INTR_EINT0_TMR2
#define INTR_IRQ0_TMR3 INTR_EINT0_TMR3
#define INTR_IRQ0_UART1 INTR_EINT0_UART1
#define INTR_IRQ0_CCDVD1 INTR_EINT0_CCDVD1
#define INTR_IRQ0_IMGBUF INTR_EINT0_IMGBUF
#define INTR_IRQ1_EXT0 INTR_EINT1_EXT0
#define INTR_IRQ1_EXT2 INTR_EINT1_EXT2
#define INTR_IRQ1_EXT7 INTR_EINT1_EXT7
#endif
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